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台积电7+奈米EUV明年量产

TSMC 7+ Nano EUV mass production next year


Oct. 08, 2018 – 

台積電(TSMC)宣佈投片採用部份極紫外光(EUV)微影技術的首款7+奈米(nm)晶片,並將於明年4月開始風險試產(risk production)採用完整EUV的5nm製程。

根據台積電更新的資料顯示,其先進製程節點持續在面積和功率方面提升,但晶片速度無法再以其歷史速度推進。為了彌補這一點,台積電更新其開發中用於加速晶片間互連的六種封裝技術。

此外,台積電並與Cadence等4家業界夥伴合作,共同支援後段晶片設計的線上服務。支持者表示,基於雲端的服務將縮短時間並擴大晶片設計工具的範圍,有助於延展正面臨摩爾定律(Moore’s Law)放緩的半導體產業。然而,他們也指出,雲端設計仍處於需要設定和最佳化自定義平台的早期階段。

在製程技術方面,台積電宣佈以N7+製程節點投片客戶晶片,該製程節點採用可處理4層光罩的EUV。而其N5 EUV則可提高到處理多達14層光罩,並將在明年4月準備好進行風險試產。透過EUV技術可望減少先進設計所需的光罩數,從而降低成本。

而其競爭對手三星(Samsung)也加速在7nm節點上採用EUV。此外,根據分析師表示,英特爾(Intel)預計短期內還不會使用EUV,而格芯(Globalfoundries)則已在今年8月宣佈暫緩7nm和EUV的研發投入。

台積電表示,根據採用Arm A72核心的測試,N5晶片將帶來14.7%~17.7%的速度提升以及縮減1.8%~1.86%的佔位面積。N7+製程節點則可降低6~12%的功率和以及提升20%的密度。然而,台積電並未提到N7+的速度可提升多少。

目前,基於N5技術節點的晶片設計即日起啟用,不過,大多數EDA工具至少要到今年11月後才能達到0.9版本的可用性。台積電的許多基礎IP模組已經為N5準備就緒,但包括PCIe Gen 4和USB 3.1等部份規格可能要到明年6月才能到位。

N7+技術節點採用更緊密的金屬線距,並包含一個有助於降低動態功率的單鰭庫。明年4月還將推出汽車設計版本。台積電研究發展/設計暨技術平台副總經理侯永清表示,N7+提供了「與N7幾乎相同的類比性能」。

台積電表示,N7的電晶體密度比代工廠的40nm節點更高16.8倍。遺憾的是,更先進製程帶來的成本也在水漲船高。據消息來源之一指出,N5設計的總成本包括人工和IP授權費用約高達2億至2.5億美元,較目前7nm晶片所需要的1.5億美元更大幅上漲。

平面製程與封裝技術佈局

此外,台積電並提供兩種平面22nm製程。其目標在於與Globalfoundries和三星的FD-SOI製程競爭。Globalfoundries於上個月底宣佈其22nm FD-SOI的設計訂單超過50項。

預計在今年年底之前,工程師就能採用台積電的22ULP和ULL製程展開設計,這些製程通常採用28nm設計規則,並支援0.8到0.9V。但部份可用於22nm節點的IP預計要到明年6月後才能到位,包括PCIe Gen 4、DDR4、LPDDR4、HDMI 2.1和USB 3.1區塊等。

專用於高效能的22nm ULP版本速度提升高達10%,功耗降低20%,且比28 HPC+版本更低10%。ULL版本的目標在於為藍牙晶片等設計提供最低功耗。預計到明年4月將會有一個支援1.05~0.54V電壓的版本就緒,並為類比電路實現最佳化。

針對封裝技術,候永清並更新台積電的晶圓級扇出(Fan-Out)技術,特別是用於互連智慧型手機應用處理器和記憶體的 2項整合扇出型(InFO)技術。

整合扇出型封裝——InFO-on-Substrate是一種晶片優先製程,在SoC和40nm SoC I/O間距之間採用2微米互連。65mm2晶片目前已可量產。InFO-Memory-on-Substrate則將在年底前投入量產,用於在完整的830mm2光罩上連結邏輯和典型的HBM記憶體。

台積電CoWoS的2.5D製程則將在使用180~150微米的C4凸點間距縮小,預計在今年年底前達到130微米間距。台積電還將在明年4月將1.5倍光罩擴展到使用2倍光罩,以支援大型GPU和一些網路ASIC等設計。

而另一類型的整合晶片系統(System-on-Integrated-Chips;SoIC)則將在明年5月之前取得EDA的支持和代工認證。該設計途徑是透過矽穿孔(TUV)連接間距小於10微米的凸塊,用於連結彼此堆疊的一個或兩個晶片。侯永清說:「這是提升性能和記憶體頻寬的另一種方式。」

編譯:Susan Hong

(參考原文:TSMC Goes Photon to Cloud ,by Rick Merritt)

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